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新TII制程技术实现更小特征尺寸英特尔先来抢人|龙8国际网页版

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long8龙8国际|近期的“弯曲离子注入”(TII)制程据信需要构建比当今最先进设备制程更加小约9nm的特征尺寸...美国柏克莱实验室(BerkeleyLab)的研究人员日前公开发表近期的“弯曲离子注入”(tiltedionimplantation,TII)制程,据信需要减少生产先进设备芯片的成本、延长研发时间,同时构建比当今最先进设备制程更加小约的9奈米(nm)特征尺寸。近年来,随着芯片生产成本和复杂度的较慢减少,减缓了摩尔定律(Moore’slaw)的进展,该实验室的研究结果显示利用这项新技术未来将会减少芯片的生产成本和复杂度。不过,目前还不确切芯片制造商否不会使用这项技术。“我们利用氩离子选择性地损毁光罩薄层的某些部份,”在近期一期《IEEE电子组件处置》(TransactionsonElectronDevices;TED)公开发表研究论文的第一作者PengZheng说道:“它能自对准且按照现有二垒特光罩的特征弯曲,所以并不不存在现有双微影转印(Litho-Etch-Litho-Etch;LELE)方法的问题。

无法对准仍然是这种LELE途径的枪伤。”他说道,相比于目前在16nm及更加先进设备制程节点普遍用于的自对准双图案(SADP)微印技术,这种新途径需要将成本减少50%,同时提升约35%的传输速率。

“与必须多层沉积和转印制程的SADP相比,这种流经制程十分低廉,”而SADP还必须需要忍受150℃以上处置的比较便宜材料。在该研究报告中提到的9nm特征尺寸,意味著TII可用作产生18nm至20nm的间距。相形之下,台积电(TSMC)在最近的国际电子组件会议(IEDM)公开发表的论文指,目前,其7nm制程、M0层的大于间距为40nm。

早在2015年时,柏克莱实验室就曾多次向该研究计划的两家资助商——应用材料(AppliedMaterials)和LamResearch讲解了这种技术,同时也在去年的SPIE先进设备微影技术会议(SPIEAdvancedLithographyconference)上展出了原型结果。图1:TII技术能产生小至9nm的特征尺寸探寻量产应用于之路图2:利用TII途径(a)沉积厚氧化物和硬式光罩(HM)层,并以微影技术在HM上印刷特征。

然后,(b)以忽略的角度流经氩离子。转印掉氧化物层的损毁部份,并去除HM(c、d)。

待去除氧化物(e,f)后,再行以图案化的氧化物层作为HM,对其下的IC层展开图案化由于这种TII技术用于“非常标准的CMOS制程......我很确认有些晶圆厂早已对其展开了尝试,因为它比SADP技术更容易。不过,由于这个产业极为竞争,预计要到顺利实现量产之后,他们才不会透漏涉及细节,”他说道。

不过,在使用这项技术以前,都必需再行取得柏克莱实验室的技术移往办公室许可,目前他们也正在申请专利,他接着说道。至于先前的研究方向,研究人员正在探寻如何用于该技术图案化微型孔洞。

他们还将探寻如何用于这项技术帮助放开当前在16nm及更加先进设备制程节点用于SADP所拒绝的苛刻设计规则。此外,他们也不会之后尝试新材料。该论文还有两位值得注意的联合作者——Axcelis首席组件科学家LaxardRubin,以及Berkeley副校长Tsu-JaeKingLiu,他同时也是FinFET与SADP技术的联合发明人。而第一作者PengZheng,最近获得了柏克莱大学的博士学位,将要在英特尔(Intel)专门从事先进设备制程研发。

至于这项技术本身,市场仔细观察机构VLSIResearch总裁G.DanHutcheson评论说道:“这意味著是令人印象深刻印象的研究成果,”但他也认为了几个有可能妨碍该技术引入的商业现实。Hutcheson说道,“成本大幅度减少,虽然令人印象深刻印象,但并足以让业界公司“弃旧换新的”——只需想到绝缘层上覆硅(SOI)的情况就确切了。”他所指的是SOI技术经漫长市场化之路的过程。

此外,“还有许多悬而未决的风险问题,例如良率以及对于基底层的损毁程度等,”他并补足说道,业界芯片制造商“在牵涉到实际规画时,一般来说不会显得很激进。。

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